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터넬, 혁신적인 반도체 기술과 서비스를 통해 고객의 성공을 설계합니다.

Business 01 IP Licensing

터넬은 다년간 연구해온 3진법 반도체에 대한 디자인 및 제조 기술을 IP화하여 고객사에게 제공하고 있습니다.
터넬의 독자적 기술은 기존 상용 foundry 기반 CMOS technology에서 3진법 반도체제작을 가능하게 하며, 누설전류를 효과적으로 제어하는 기술을 통해 칩면적 감소 및 저전력, 고효율, 고성능 향 T-CMOS 기술을 구현할 수 있게 합니다.
3진법 반도체 중 터넬이 집중하고 있는 기술은 AI accelerator를 비롯한 다양한 SoC에서 사용할 수 있는 T-SRAM(Ternary-SRAM)이며, 그 외T-CIM(Ternary-Computing In Memory), T-CAM(Ternary-Content Addressable Memory), T-PUF(Ternary-Physically Unclonable Function)에 대한 기술도 보유하고 있습니다.
고객사는 국내외 대형 파운드리 업체에서 제공하는 PDK를 통하여 터넬의IP를 사용할 수 있으며, 터넬은 파운드리 업체 및 Design house와 함께 고객사에게 필요한 기술 지원을 제공합니다.

Business 02 Design & Engineering

터넬은 3진법 반도체 기술 및 터널링 전류 제어(누설 전류 제어(off-state tunneling current))와 같은 특화된 공정 기술과 더불어 회로 및 시스템 설계에 대한 기술을 보유하고 있습니다.
따라서, 고객사의 AI SoC 설계 요구에 대해, 터넬은 자체적으로 보유한 기술 및 IP를 기반으로 능동적으로 설계 및 엔지니어링이 가능합니다.

PRODUCT LIFECYCLE

Concept

Feasibility

Planning

Execution

Production

Sustaining

EQL

◆ Quality Gates

실리콘 설계 : 일반적인 반도체 설계 기술과 3진법 반도체 설계기술을 결합하여 ASIC/레이아웃 설계를 개발하고, 고수준 설계에서 합성, 배치 및 라우팅, 타이밍 및 전력 사용에 이르는 프로세스 흐름의 모든 측면에 대한 기술적 결정을 내립니다.

제조를 위한 설계(Design for Manufacturing, DFM) : 파운드리 공정 특성을 기반으로 성능상 이점을 제공하는 DFM 규칙을 적용하고, 고급 도구 및 방법을 사용하여,보다 견고한 반도체 설계를 합니다.

테스트를 위한 설계(Design for Testability, DFT) : 디지털 로직, IP, 메모리 요소, I/O 경계 스캐닝 등 다양한 영역에 걸쳐 DFT 방법론을 수립하고 적용합니다.

신뢰성을 위한 설계(Design for Reliability, DFR) : 선도적인 공정 노드 제품에 대한 열화 강건성 및 잡음 여유 축소를 극복하기 위한 방법론을 지속적으로 개발합니다.

Business 03 SoC Design & Production

터넬은 3진법 반도체 기술을 통해 구축한 다양한 IP를 활용하여 AI computing에 최적화된 UniBrainTM Architecture를 구축하고,이를 기반으로SoC를 설계하고 제작합니다.

UniBrainTM은 CIM(Compute-In-Memory) 방식의 설계이며, 메모리와 연산기 자체가 효율적인 연산을 수행할 수 있는 능력을 갖추고 있으며, 이를 통해 데이터 전송이 훨씬 줄어들어 더 높은 성능과 훨씬 낮은 전력을 소비하게 됩니다. 이러한 특성은 AI 및 고성능 컴퓨팅 작업 부하에 매우 유리합니다.

CIM은 그 특성상 CAM(Content-Addressable-Memory)과 Loop-back과 같은 전통적인 메모리의 고유한 운영 규칙과는 다소 상이한 접근법이 필요합니다. 하지만, 터넬이 보유한 3진법 반도체 기술은 CAM에서 필요로 하는 don't care 상태를 효율적으로 정의할 수 있을 뿐만 아니라, CIM에서 요구되는 다양한 특성을 효율적으로 구현할 수 있게 해줍니다.