3진법은 2진법 {0, 1} bit에서 상태 하나가 추가된 {0, 1, 2}의 trit을 사용하기 때문에 2진법에 비해 회로의 복잡도가 37% 감소합니다. 이러한 3진법으로 반도체를 만들면 회로를 구성하는 데 필요한 Transistor의 개수와 면적이 감소하며, 이로 인해 전력 소모도 감소합니다.
4, 5,.. 진법과 같은 진수 증가에 따라 면적과 전력 감소 효과는 3진법 보다 증가할 수 있지만, 실제 반도체를 만들었을 때, 발생하는 신호 잡음과 오동작 이슈로 인해 한계가 있습니다. 향후 반도체 기술이 더 발전함에 따라 달라질 수도 있지만, 현재의 Silicon 및 Transistor 기반의 반도체 기술 체계에서 가장 비용 효율적인 다진법 연산체계는 3진법 기술입니다.
기존에도 3진법 연산을 기반으로 한 반도체에 대한 연구는 진행되어 왔었습니다. 하지만, 기존의 3진법은 0,1 외 3번째 상태를 만들기 위해 기존 2진법의 방식을 사용하려 했었습니다. 그러한 방식은 오히려 전력 소비를 증가시키기 때문에 효익이 크지 않았습니다.
하지만, 터넬의 3진법은 터널링 전류라는 양자현상에 의해 만들어지는 전류를 꺼진 상태에서 조절하고 인식하는 기술을 개발하여 3번째 상태를 정의하였고, 이러한 저전력 3진법 반도체를 기존의 양산 파운드리 공정에서 CMOS와 동일한 면적에 하이브리드 방식으로 구현함으로써, 경제성있는 기술로 탄생시켰습니다.
CMOS와 동일한 면적과 구조에서 기존2진에 3진을 추가탑재
Nature electronics (2019)
터넬의 연구진들은 반도체 소자 물리학과 전자공학에 대한 심층적인 연구를 통해 새로운 소자 구조와 이를 구현하기 위한 공정 기술을 개발하였으며, 이를 통해 T-CMOS라는 3진법 연산을 할 수 있는 새로운 CMOS 구조를 개발하였습니다.
T-CMOS는 기존 CMOS의 Drain(output)쪽에 특수한 doping 기술을 활용하여 터널 접합을 새롭게 형성해서 nMOS 와 pMOS가 각각 상보적으로 터널링전류를 발생시키도록 합니다.
즉 한쪽이 증가하면 한쪽이 감소하는 상황에서 두 터널링전류가 같은 레벨이 되는 구간에서 Voltage dividing에 의해 VDD/2 상태가 나타나 기존 GND(0) 과 VDD(1)에 VDD/2 (1/2) 상태가 추가되는 원리입니다.
이렇게 개발된 T-CMOS는 새로운 공장에서 만들어져야 하는 것이 아니며, 기존 2진법 반도체를 양산하는 파운드리 공정 라인과 기술을 통해 구현할 수 있도록 개발되었습니다.
터넬 외에도 3진법을 연구하는 다른 연구그룹이 있지만, 다진법을 구현하기 위해서 신소재를 이용하거나 회로레벨에 한정해서 구현하는 방법을 사용합니다.
그러한 기술은 터넬의 기술과는 달리 기존 양산 제조라인으로 대면적 wafer에 집적이 어렵거나 회로 복잡도가 증가하는 등의 문제가 있어서 상용화가 어려운 한계가 있습니다.
반도체의 공정이 미세화 되면서 누설전류 제어 이슈는 소자 구현의 난관으로 작용하고 있지만, 터넬의 T-CMOS는 터널링 메커니즘 기반으로 누설 전류를 제어함으로써 오히려 3진법을 구현하는 수단으로 활용합니다.
터넬의 T-CMOS 동작특성 상, 출력 전압의 산포는 로그스케일로 감소하므로 안정적인 삼진 동작이 가능합니다. 또한, 터널링 메커니즘의 고유한 물리적 특성을 활용하여,
동작전압 및 온도와 같은 주변환경 변화에도 CMOS 소자대비 우수한 동작 특성 확보가 가능합니다
원리적으로 T-CMOS 기술은 터널링 전류를 이용하기 때문에 환경변화에 안정적인 특성을 가집니다. 특히, 소자기술이 Fin/GAA 등 3차원으로 고도화 될수록 동작 안정성이 향상되며, 열적신뢰성이 CMOS 대비 우수하여 더욱 에러율이 작은 반도체를 구현할 수 있습니다.
터넬은 3진법 반도체 기술을 활용한 T-CMOS를 기초로 하여 TritCell™ 이라는 메모리의 기본 단위 구조를 만들었습니다.
그리고 이를 기초로 하여 AI 컴퓨팅을 위한 저전력 고성능의 SRAM을 개발하였습니다.
또한, 뉴로모픽 반도체에 활용되는 CIM(Compute-In-Memory) 메모리와 메모리 주소가 아닌 contents를 직접 검색해서 접근하는 방식의 CAM(Content-Addressable Memory) 메모리 기술을 개발하고 있으며,
물리적 보안 수준의 우수한 보안성을 갖는 PUF(Physical Unclonable Function) 반도체 IP를 개발하고 있습니다.
터넬은 이와 같은 3진법 반도체 기술 기반의 다양한 logic block 및 memory 단위를 지속적으로 개발하고, 이를 통합한 UniBrain™이라는 고성능 AI SoC에 대한 IP를 개발하고 있습니다.
터넬의 반도체 기술과 IP를 통해 다양한 산업의 고객들은 손쉽게 AI 컴퓨팅을 위한 SoC를 개발할 수 있게 될 것입니다.
